Maestroプロジェクト
Maestroプロジェクト
マイクロプロセッサの劇的な性能の向上にともない、価格/性能比が優れた並列計算システムとしてクラスタコンピュータを利用する傾向が高まっている。しかしながら、従来の汎用ネットワークハードウェアと通信プロトコルで構成されるクラスタコンピュータは、通信オーバヘッドが大きく、内在する性能を引き出すことが困難である。独立したシステムとしてのクラスタコンピュータの特性を考慮すると、通信の最適化が可能である。Maestroプロジェクトでは、クラスタコンピューティング向けの通信手順最適化として、ネットワークハードウェアのリンク層におけるバースト転送と通信単位の小粒度化による通信の多重化を提案した。これらの高速化技法を実現するリンク制御プロトコルMLP（Maestro Link Protocol）を提案し，リンクレイヤコントローラMLC（Maestro Link Controller）への実装を行った．さらに，MLC を用いて構築したMaestro ネットワークの通信実験により、本最適化技法が通信性能の向上に有効であることを示した。
Maestro Cluster Networkのネットワークインタフェース
（64ビットPCI@66MHｚ、IEEE1394 200Mbps PHY、PowerPC603e、64MB EDO DRAMを搭載）
Maestro Cluster Networkのスイッチボックス 8ポート
（64ビットPCI@66MHｚ、IEEE1394 200Mbps PHY、PowerPC603e、64MB EDO DRAMを搭載）
関連論文等
- Koichi Wada, Shinichi Yamagiwa and Munehiro Fukuda,”High Performance Network of PC Cluster Maestro,” Cluster Computing, Kluwer Academic Press, CLUS Vol. 5, No. 1, pp.33-42, 2002.
- 山際 伸一, 福田 宗弘, 和田 耕一, クラスタ向けネットワークアーキテクチャとプロトコルの提案-Maestroネットワークの開発と性能評価, 情報処理学会論文誌ハイパフォーマンスコンピューティングシステム, 2000年8月
- Shinichi Yamagiwa, Munehiro Fukuda, Koichi Wada, Design and Performance of Maestro Cluster Network, IEEE International Conference on Cluster Computing (CLUSTER2000), November 2000.
- Shinichi Yamagiwa, Masaaki Ono, Takeshi Yamazaki, Pusit Kulkasem, Masayuki Hirota, Koichi Wada, Maestro-Link: A High Performance Interconnect for PC Cluster, Lecture Note in Computer Science 1482 Field-Programmable Logic and Applications FPL98), pp.421-425,1998 August.
- 山際 伸一, 小野 雅晃, 和田 耕一, CPLDを用いたクラスタ・コンピューティング用IEEE1394ネットワークの開発, Altera PLD World ’98 技術論文集, pp191-198, 1998年10月
Maestro２プロジェクト
Maestro２プロジェクト
Maestroプロジェクトから得た高速化技法を元に、MLPとスイッチングメカニズムに関する改善点を指摘し、continuous network burstとout-of-order switchingを提案した。continuous network burstはMLPで行っているバースト転送長をより長く維持するための工夫がされている。また、out-of-order switchingはMaestroネットワークで行われていた、共有バスに対する逐次的な転送要求処理方式ではなく、複数の転送要求を時分割で同時に処理できる。これらの技法を用い、双方向通信が可能なMLX(Maestro Link Protocol dupleX)をMLCに搭載したMaestro2ネットワークを構築した。Maesto2ネットワークと専用通信ライブラリMMP（後述）を用いた通信実験から、continuous network burstとout-of-order switchingが有効であることを示した。
Maestro2 Cluster Networkのネットワークインタフェース
（64ビットPCI@66MHｚ、LVDS 600MHz PHY、PowerPC603e、64MB SDRAMを搭載）
Maestro2 Cluster Networkのスイッチボックス 8ポート
（64ビットPCI@66MHｚ、LVDS 600MHz PHY、PowerPC603e、64MB SDRAMを搭載）
関連論文等
- Keiichi aoki, Shinichi Yamagiwa, Koichi Wada and Masaaki Ono, Development and Evaluation of Message Passing Library for Maestro2 Cluster Network, Electronics and Computers in Japan, Part II, John Wiley & Sons,Inc., vol. 90, n. 11, pages 109-121, October 2007.
- Shinichi Yamagiwa, Kevin Ferreira, Keiichi Aoki, Masaaki Ono, Koichi Wada and Leonel Sousa, “Maestro2: Experimental evaluation of communication performance improvement techniques in the link layer“, Journal of Interconnection Networks (JOIN), World Scientific Publishing, vol.7 no.2, pp. 295-318, June 2006.
- 青木圭一, 山際伸一, 和田耕一, 小野雅晃, “Maestro2クラスタネットワーク向けメッセージパッシングライブラリの開発と評価“, 電子情報通信学会論文誌D, Vol. J89-D No.5 pp.919-931, 2006年5月.
- Kevin Ferreira, Shinichi Yamagiwa, Leonel Sousa, Keiichi Aoki , Koichi Wada, Luis Miguel Campos. Distributed Shared Memory System based on the Maestro2 High Performance Cluster Network. In 3rd International Symposium on Parallel and Distributed Computing (ISPDC 2004), 2004.
- Keiichi Aoki, Shinichi Yamagiwa, Kevin Ferreira, Luis Miguel Campos, Masaaki Ono, Koichi Wada, and Leonel Sousa, “Maestro2: High Speed Network Technology for High Performance Computing,” Proc. of the IEEE International Conference on Communications, June 2004.
- Shinichi Yamagiwa, Kevin Ferreira, Luis Miguel Campos, Keiichi Aoki, Masaaki Ono, Koichi Wada, Munehiro Fukuda, and Leonel Sousa, “On the Performance of Maestro2 High Performance Network Equipment, Using New Improvement Techniques,” Proc. of the 23rd IEEE International Performance Computing and Communications Conference, pp.103-110, April 2004.
- Keiichi Aoki, Shinichi Yamagiwa, Masaaki Ono, Koichi Wada and Luis Miguel Campos,”An Architecture of high performance cluster network: Maestro2,” Proc. of IEEE Pacific Rim Conf. on Communications, Computers and Signal Processing, pp. 784-787, Aug. 2003.